•作为核心成员参与全国大学生集成电路创新创业大赛，设计并实现了一款支持RISC-V IMC指令集的五级流水线CPU，在Xilinx FPGA上完成验证，获得全国总决赛三等奖，积累了从架构定义到RTL编码的完整设计经验。
紫光展锐科技有限公司 - 芯片研发部半导体设计龙头5G与物联网芯片领先
2015.07-2018.12
消费电子芯片数字前端设计师数字前端设计RTL编码低功耗优化逻辑综合协同
北京
•主导多款智能穿戴及IoT芯片的数字前端设计，覆盖架构定义、模块划分、时钟域规划等关键环节，确保设计规格与后端实现无缝衔接。
•使用SystemVerilog进行RTL编码，并建立代码规范与检查清单，将模块的一次性综合通过率提升了约20%。
•与DFT及后端团队深度协同，完成逻辑综合、时序收敛与形式验证，推动芯片在28nm工艺下顺利流片。
•针对某款低功耗蓝牙芯片，通过动态电压频率调节（DVFS）与电源门控技术，使待机场景功耗降低32%，显著延长了终端产品的续航时间。
北京君正集成电路股份有限公司 - 芯片设计中心嵌入式处理器领先消费电子芯片创新
2019.01-2022.05
高级消费电子芯片数字前端设计师团队管理技术预研客户需求分析流程优化
北京
•带领5人数字前端小组完成3款智能音箱及智能家居芯片的交付，重构任务分配与代码评审流程，团队整体开发效率提升约25%。
•负责技术预研，引入基于事务级的验证方法学（TLM），将IP级验证覆盖率从87%提升至96%，加快了设计迭代速度。
•直接对接头部消费电子品牌客户，将其对芯片待机功耗与唤醒速度的需求转化为可实现的微架构方案，推动一款爆款智能音箱芯片达成800万片出货量。
•搭建部门内部分享平台，累计主讲12场技术培训，内容涵盖跨时钟域设计、低功耗设计方法学，帮助3名初级工程师成长为独立模块负责人。
智能穿戴设备核心SoC数字前端设计项目 - 项目负责人
2020.03-2020.12
•该项目为某品牌智能手表的核心SoC数字前端开发，目标是在10个月内完成RTL交付并冻结设计。
•作为项目负责人，制定模块级里程碑，协调前端、验证与综合三方资源，确保各阶段交付物质量。
•采用自研的时钟门控策略与存储器压缩方案，使芯片面积缩减18%，动态功耗降低22%，同时保持主频不变。
•组织6次技术评审与2次代码审计，提前23天完成全部RTL冻结，芯片成功流片并一次性点亮，最终量产300万片，为公司创造超1.2亿元营收。
高端智能手机影像处理芯片前端设计项目 - 数字前端设计师
2016.05-2017.10
•参与某旗舰手机影像处理芯片的数字前端设计，独立负责ISP流水线中降噪与色彩校正模块的RTL实现。
•针对模块的吞吐率瓶颈，采用流水线重定时与并行处理架构，将处理延迟从12个时钟周期压缩至7个时钟周期。
•与验证团队共同制定基于UVM的验证策略，编写定向测试用例120余个，经5轮迭代后模块功能覆盖率达到100%。
•该模块在芯片整体回片测试中性能稳定，助力芯片成功搭载于品牌旗舰手机，产品上市后影像评测得分位列同档位第一。
技术趋势洞察与团队分享:
持续跟踪先进封装与异构集成领域动态，定期研读JSSC、Hot Chips等芯片设计顶刊与会议，针对2.5D/3D IC互连技术撰写技术摘要并在组内分享。过去一年完成了4篇关于UCIe与BoW协议的研究简报，并组织过两次跨部门技术交流会，促进团队对Chiplet设计的前沿认知。
