188****0446niu****@***.com北京32男通信芯片数字前端设计师在职北京30k-40k •系统研修了数字信号处理、通信集成电路设计、Verilog硬件描述语言等核心课程，在数字系统课程设计中完成了一款基于CORDIC算法的数字下变频器，获评优秀项目。
•作为核心成员组队参加集成电路创新创业大赛，基于Xilinx FPGA实现低延迟LDPC译码器，获赛区一等奖。
中兴通讯股份有限公司 - 芯片研发部世界500强通信设备龙头
2017.07-2022.06
通信芯片数字前端设计师通信SoC设计数字前端RTL设计功耗优化
北京
•主导用于大规模MIMO基站的通信芯片数字前端设计，该芯片已成功流片并投入商用，累计出货超过200万颗，性能满足5G增强型移动宽带场景需求。
•引入基于SystemVerilog断言（SVA）和覆盖率驱动的验证流程，将模块级验证回归时间缩短40%，大幅减少设计迭代次数，间接提升项目交付节奏。
•负责芯片动态功耗优化，通过精细化时钟门控与多电压域设计，使芯片在典型场景功耗降低25%，获得内部最佳功耗设计奖。
•与版图设计团队协同完成时序收敛，通过重定时和流水线优化，将关键路径建立时间裕量提升至0.3ns，满足高频时钟要求，确保芯片性能达标。
北京联盛德微电子有限责任公司 - 芯片设计部集成电路设计企业高新技术企业
2013.07-2017.06
数字前端工程师RTL编码与仿真模块级验证IP复用设计
北京
•独立负责一款支持Wi-Fi 6的基带芯片数字前端模块，进行微架构设计、RTL实现及模块级验证，在多家物联网客户测试中展现优异性能，兼容性获好评。
•通过改进异步复位同步释放逻辑，消除了芯片上电启动的亚稳态问题，使晶圆测试良率从88%提升至95%，年节省成本约200万元。
•参与公司DMA控制器IP核开发，完成其可配置RTL设计及验证，该IP被成功应用于3款SoC芯片，复用率超过80%，缩短了后续芯片的开发周期。
5G毫米波基站射频前端控制芯片设计 - 数字前端主设计师
2019.01-2021.12
•项目背景：为满足5G毫米波基站的高集成度和低延迟控制需求，设计一款专用射频前端控制芯片。
•项目职责：作为数字前端主设计师，负责芯片整体架构制定、模块划分，完成约30万行RTL代码编写，并搭建基于UVM的验证平台。
•项目成果：芯片成功流片，实测控制延迟低于1us，功耗比同类产品低20%，项目周期内提前3个月完成交付，助力基站产品快速上市。
•技术亮点：采用异步FIFO解决多时钟域同步问题，运用形式验证（LEC）确保RTL与网表一致性，提升设计可靠性。
•项目背景：客户定制一款支持NB-IoT和LoRa双模的物联网通信芯片，要求低功耗与快速协议切换。
•项目职责：负责数字前端设计与验证，制定验证策略，编写测试用例2000余条，发现并解决设计缺陷50余个，保证设计质量。
•项目成果：芯片通过客户验收，在终端产品中稳定运行，客户满意度达100%，为公司带来订单金额800万元。
•技术创新：提出一种快速模式切换的有限状态机设计，使芯片协议切换时间降低60%，显著提升通信响应速度。
对通信芯片数字前端设计始终抱有热情，十年深耕让我习惯于将系统需求精准转化为高效RTL实现，并执着于首次流片成功。我享受在时序、功耗与面积三角中寻找最优解，对跨时钟域与低功耗设计保持近乎苛刻的审慎，惯用验证闭环来保证设计质量。多项技术创新已获专利授权，这源于对架构优化的持续探索。乐于跨团队协同，能快速厘清技术堵点并推动项目扎实落地，期待在通信芯片领域持续打磨高性能、高可靠性的数字系统。
技术成果:
围绕芯片跨时钟域设计，主导提出一种低开销的同步握手与缓冲策略，累计申请并获授权多项发明专利，涵盖异步数据桥、低功耗串行接口等领域。
相关成果已部署于两款5G小基站射频前端芯片中，通过对高速数据流切换的亚稳态抑制，显著提升了链路稳定性和量产良率。
