AMAZING RESUME
牛敬业
资深数字前端设计师
188****1398niu****@***.com北京32男资深数字前端设计师在职北京25k-35k •参加全国大学生集成电路创新创业大赛，负责基于AMBA总线的DMA控制器RTL设计，使用SystemVerilog完成模块级验证，获省级一等奖，提升了时序收敛与团队协作能力。
平头哥半导体 - 数字芯片设计部半导体巨头自研芯片
2016.01-2021.06
资深数字前端设计师RTL设计SoC集成低功耗设计时序收敛
北京
•负责公司5G基带芯片核心处理模块的前端设计，带领8人团队完成了多颗SoC的RTL编码与子系统集成，全部一次流片成功，其中一款芯片动态功耗较上一代降低22%。
•制定数字前端设计规范与checklist，推动团队采用SystemVerilog Assertions与UPF低功耗设计方法，将模块级仿真回归时间缩短35%。
•与架构设计、原型验证及后端物理实现团队紧密协同，主持每周技术对齐会，确保接口时序、面积与功耗指标在早期阶段收敛。
•定期组织内部技术分享，指导初级工程师掌握时序优化技巧与跨时钟域设计，帮助团队整体设计能力提升一个台阶。
高级数字前端设计师模块重构性能优化代码质量接口设计
北京
•主导公司物联网安全芯片的数字前端重构项目，采用Verilog对加解密引擎进行模块化重写，代码可维护性提升50%，面积缩减18%。
•优化了片内数据通路，通过插入流水级和并行处理，使关键路径吞吐量提高30%，助力产品在低功耗场景下通过认证。
•负责前端代码质量把控，引入Lint、CDC检查与形式验证流程，将逻辑错误率控制在0.5‰以下。
•与模拟团队和封装设计紧密配合，制定了芯片管脚复用方案，保证了多款封装形态的兼容性。
•该项目是一款面向5G NR的多模基带SoC，我作为前端设计负责人，带领团队完成了物理层处理单元和MAC层加速器的RTL实现。
•采用SystemVerilog进行架构建模，实现了可配置的流水线卷积编码与Turbo译码器，支持灵活的资源调度。
•优化了时钟门控与电源域划分策略，在28nm工艺下将目标功耗降低了15%，同时满足了热设计目标。
•针对最差路径进行了手动的时序优化，与后端工程师协同完成时序收敛，最终流片后基带性能达到预商用指标。
•这是一个基于Cortex-M微型内核的物联网芯片项目，市场窗口期极短，对功耗极度敏感。
•我负责数字前端设计，运用Verilog快速搭建了传感器接口、电源管理单元和唤醒逻辑，并实现了多级门控时钟。
•与后端团队协作，通过迭代综合和时序预分析，在40nm工艺上实现了极低静态功耗，将芯片待机电流降至微安级。
•芯片成功流片并快速导入量产，其功耗表现使客户产品电池续航时间延长了2倍。
对前端技术始终抱有探索热情，习惯用代码逻辑与用户体验双重标准审视每一像素；具备天然的性能敏感度与架构全局观，擅于在复杂场景中提炼可维护的解决方案。多年实战沉淀出扎实的工程素养，能从容驾驭主流技术栈，并乐于推动团队内部的知识共建与默契协作。长期保持对技术趋势的敏锐触觉，期待在数字前端领域持续深耕，将创新思维转化为稳定、优雅的产品界面。
Synopsys DC综合平台:
精通DC综合流程，能够对多时钟域、多电压域设计进行约束分解与迭代优化，平衡频率、面积与功耗指标。
熟练运用DC进行门级网表生成，配合UPF脚本实现低功耗策略，并交付标准SDC约束文件至后端。
