AMAZING RESUME

牛敬业

188****8675niu****@***.com北京30男数字前端设计工程师在职北京20k-30k

教育经历

2013.09

2017.06

北京工业大学 - 本科211高校

电子信息工程

•作为核心成员参加全国大学生电子设计竞赛，负责FPGA逻辑模块开发，实现高速数据采集与实时处理，获北京赛区一等奖。

•发起并主持数字IC设计兴趣小组，定期组织RTL编码规范、跨时钟域处理等主题分享，带领团队完成基于RISC-V的简易SoC流片验证前仿真。

工作经历

2017.07

2020.06

北京芯动科技 - 数字设计部芯片设计服务

数字前端设计工程师RTL编码与优化高速接口设计模块级验证

北京

•参与企业级智能存储SoC芯片的数字前端设计，负责MIPI DSI主机控制器的需求拆解与RTL实现，该芯片方案已被多家服务器厂商集成，年度出货量超200万颗。

•主导完成控制器的微架构设计，编写可综合Verilog RTL代码，并利用SpyGlass进行代码规则检查，模块级代码覆盖率达到98%以上，缺陷密度降低约30%。

•与DFT、后端物理设计团队高效协同，交付时序干净的网表，完成模块的扫描链插入与验证，确保量产测试覆盖率。

•定期组织模块级code review和技术分享，推广基于断言的设计方法，带动团队新人快速上手高速接口实现。

2020.07

2023.06

北京星辰半导体 - 数字前端设计中心汽车电子芯片

资深数字前端设计工程师团队技术管理低功耗设计客户技术沟通

北京

•带领4人团队完成一款面向AIoT的异构计算芯片的数字前端设计，从规格制定到流片全程跟进，项目提前两周冻结，工程成本节省约15%。

•引入基于SystemVerilog断言的形式验证流程，并迭代优化了低功耗设计方法，使动态功耗较上代方案降低22%，最终芯片通过AEC-Q100车规级认证。

•建立新人90天培养计划，通过模块级实战和代码审查，帮助两名应届生在半年内独立承担关键模块设计，并输出集团级技术培训课程。

•作为技术窗口对接北美一线客户，提供定制化设计规格建议，解决多时钟域同步等疑难问题，连续两个季度获得客户满意度最高评价。

项目经历

2018.01

2019.12

智能存储SoC芯片前端设计 - 北京芯动科技

数字前端设计工程师

•该项目为下一代企业级存储控制器芯片，负责MIPI DSI主机控制器的前端设计，完成模块划分与微架构文档编写。

•独立完成RTL编码，并通过VCS仿真、断言验证确保功能正确，最终模块综合频率达到1.2GHz，面积较预估缩小10%。

•参与全芯片的时序闭环，针对关键路径进行流水线优化，使建立时间裕量提升18%，确保芯片在0.8V电压下稳定工作。

•项目已成功量产，应用于多家一级存储厂商的固态硬盘主控中，累计出货超500万片。

2021.01

2022.12

低功耗AIoT异构计算芯片前端设计 - 北京星辰半导体

资深数字前端设计工程师

•主导一款面向智能穿戴设备的异构计算芯片的数字前端设计，提出动态电压频率调节与多电源域隔离的架构方案，实现待机功耗降低35%。

•带领团队完成指令集扩展模块、DMA控制器等核心模块的RTL实现与集成验证，运用UPF低功耗描述文件贯穿整个设计流程。

•项目期间攻克了多时钟域数据同步与门控时钟毛刺等技术难题，申请两项发明专利，并沉淀出部门级低功耗设计Checklist。

•芯片一次流片成功，通过多家品牌客户认证，已应用于智能手表、AR眼镜等终端产品，为公司带来超过千万元量级的营收。

个人总结

对数字芯片设计始终抱有热情，喜欢在时序与面积之间反复推敲，追求简洁可靠的电路实现。我习惯以严谨的编码风格和较真的验证态度面对每一行RTL，能从系统视角拆解复杂问题并推动跨模块收敛。具备扎实的IP集成与低功耗设计经验，对行业不断演进的协议与工艺保持持续学习的热忱，希望在技术攻坚中持续做出扎实的贡献。

技能专长

Verilog/SystemVerilog

逻辑综合与时序收敛

低功耗设计方法

荣誉奖项

集团年度技术创新奖

其他信息

擅长工具:

深入掌握Synopsys数字前端流程，熟练运用Design Compiler进行多工艺角综合，结合Formality保证逻辑等价性，并利用PrimeTime完成全芯片时序signoff。

熟练使用Cadence Conformal系列工具进行低功耗规则检查与UPF验证，同时借助JasperGold形式验证工具排查复杂状态机死锁，以及VCS/Verdi进行功能仿真与波形调试。

1 / 1

AMAZING RESUME

牛敬业

188****8675niu****@***.com北京30男数字前端设计工程师在职北京20k-30k

教育经历

2013.09

2017.06

北京工业大学 - 本科211高校

电子信息工程

•作为核心成员参加全国大学生电子设计竞赛，负责FPGA逻辑模块开发，实现高速数据采集与实时处理，获北京赛区一等奖。

•发起并主持数字IC设计兴趣小组，定期组织RTL编码规范、跨时钟域处理等主题分享，带领团队完成基于RISC-V的简易SoC流片验证前仿真。

工作经历

2017.07

2020.06

北京芯动科技 - 数字设计部芯片设计服务

数字前端设计工程师RTL编码与优化高速接口设计模块级验证

北京

•主导完成控制器的微架构设计，编写可综合Verilog RTL代码，并利用SpyGlass进行代码规则检查，模块级代码覆盖率达到98%以上，缺陷密度降低约30%。

•与DFT、后端物理设计团队高效协同，交付时序干净的网表，完成模块的扫描链插入与验证，确保量产测试覆盖率。

•定期组织模块级code review和技术分享，推广基于断言的设计方法，带动团队新人快速上手高速接口实现。

2020.07

2023.06

北京星辰半导体 - 数字前端设计中心汽车电子芯片

资深数字前端设计工程师团队技术管理低功耗设计客户技术沟通

北京

•带领4人团队完成一款面向AIoT的异构计算芯片的数字前端设计，从规格制定到流片全程跟进，项目提前两周冻结，工程成本节省约15%。

•引入基于SystemVerilog断言的形式验证流程，并迭代优化了低功耗设计方法，使动态功耗较上代方案降低22%，最终芯片通过AEC-Q100车规级认证。

•建立新人90天培养计划，通过模块级实战和代码审查，帮助两名应届生在半年内独立承担关键模块设计，并输出集团级技术培训课程。

•作为技术窗口对接北美一线客户，提供定制化设计规格建议，解决多时钟域同步等疑难问题，连续两个季度获得客户满意度最高评价。

项目经历

2018.01

2019.12

智能存储SoC芯片前端设计 - 北京芯动科技

数字前端设计工程师

•该项目为下一代企业级存储控制器芯片，负责MIPI DSI主机控制器的前端设计，完成模块划分与微架构文档编写。

•独立完成RTL编码，并通过VCS仿真、断言验证确保功能正确，最终模块综合频率达到1.2GHz，面积较预估缩小10%。

•参与全芯片的时序闭环，针对关键路径进行流水线优化，使建立时间裕量提升18%，确保芯片在0.8V电压下稳定工作。

•项目已成功量产，应用于多家一级存储厂商的固态硬盘主控中，累计出货超500万片。

2021.01

2022.12

低功耗AIoT异构计算芯片前端设计 - 北京星辰半导体

资深数字前端设计工程师

•主导一款面向智能穿戴设备的异构计算芯片的数字前端设计，提出动态电压频率调节与多电源域隔离的架构方案，实现待机功耗降低35%。

•带领团队完成指令集扩展模块、DMA控制器等核心模块的RTL实现与集成验证，运用UPF低功耗描述文件贯穿整个设计流程。

•项目期间攻克了多时钟域数据同步与门控时钟毛刺等技术难题，申请两项发明专利，并沉淀出部门级低功耗设计Checklist。

•芯片一次流片成功，通过多家品牌客户认证，已应用于智能手表、AR眼镜等终端产品，为公司带来超过千万元量级的营收。

个人总结

技能专长

Verilog/SystemVerilog

逻辑综合与时序收敛

低功耗设计方法

荣誉奖项

集团年度技术创新奖

其他信息

擅长工具:

深入掌握Synopsys数字前端流程，熟练运用Design Compiler进行多工艺角综合，结合Formality保证逻辑等价性，并利用PrimeTime完成全芯片时序signoff。

数字前端设计工程师简历模板

奇秒简历AmazingCV 数字前端设计工程师简历免费在线制作，包含数字前端设计工程师简历范文，数字前端设计工程师简历求职模板，AI辅助一键优化数字前端设计工程师简历内容，秒变满分候选人，让心动offer拿到手软。贴合HR筛选偏好，告别千篇一律，简历通过率飙升。

3617 人使用·半导体/芯片 / 数字前端设计师

使用此模板

支持功能

自定义板块

自定义颜色

AI 润色

技能条

荣誉墙

一键更换模板

AI 翻成英文

PDF 导出

牛敬业

牛敬业

数字前端设计工程师简历模板

支持功能

热门简历推荐

更多简历模板

多媒体芯片数字前端设计师

数字前端设计师

通信芯片数字前端设计师

汽车芯片数字前端设计师

存储芯片数字前端设计师

数字芯片前端设计工程师

消费电子芯片数字前端设计师

AI芯片数字前端设计师

资深数字前端设计师

物联网芯片数字前端设计师

数字ic前端设计师