AMAZING RESUME
牛敬业
188****3148niu****@***.com北京30男FPGA算法工程师在职北京25k - 35k •在校主修微电子与集成电路设计相关课程，GPA 3.7（专业前 15%）。深度参与实验室硬件加速科研项目，负责 FPGA 原型系统的逻辑设计与性能验证，熟练运用 Verilog 进行复杂算法实现，具备扎实的数理基础与工程实践能力。
江苏某智能终端设备有限公司 - 核心研发部专精特新企业
2016.07-2019.12
FPGA算法工程师硬件逻辑开发资源优化敏捷交付
北京
•- 专注于工业智能网关的硬件加速逻辑开发，针对高频数据采集链路进行架构重构，实现数据处理吞吐效率提升 35%，该方案已成为公司智能边缘计算产品的核心模块，直接支撑了年度千万级营收目标。
•- 牵头开展芯片资源优化专项，通过改进流水线与存储映射策略，有效降低 FPGA 逻辑资源占用，使整体方案成本下降近 20%，并在后续多个产品线中得到推广。
•- 负责与系统软件团队进行联合调试，定义并规范硬件接口协议，保障系统端到端性能。带领 3 人小组推进项目交付，使整体研发周期缩短 15%。
北京某半导体技术研发有限公司 - 芯片架构部半导体独角兽
2020.01-2022.05
高级FPGA算法工程师深度学习加速原型验证技术前瞻
北京
•- 负责边缘计算推理引擎的 FPGA 原型验证，设计并落地了深度学习模型的硬件加速架构，使推理延迟降低 40%，功耗控制在较低水平，为芯片流片提供了关键性能数据支撑，项目产品已获多项行业订单。
•- 主导 FPGA 团队的研发规范建设，引入自动化测试流程与新工具链，使团队整体开发效率提升 25%。负责 2 名初级工程师的带教工作，培养其独立交付能力。
•- 积极参与行业技术沙龙，跟踪前沿硬件加速趋势，结合公司业务提出 3 项优化建议，其中 2 项已被纳入核心产品的技术路线。
高速数据采集卡 FPGA 核心模块开发 - 算法工程师
2017.03-2018.12
•- 项目背景：为满足工业自动化领域高吞吐、低延迟的数据采集需求，开发基于 FPGA 的高速信号处理与编码模块。
•- 项目职责：作为核心开发人员，负责高速串行接口与数据压缩算法的 FPGA 逻辑实现。通过优化流水线架构与时钟域设计，使数据传输速率达到 12Gbps，逻辑资源利用率提升 25%。
•- 项目成果：该模块成功集成至公司新一代采集卡产品，通过严格可靠性测试，单卡年节省成本约 50 万元，产品已在国内多个工业场景部署，累计服务客户超百家。
智能边缘计算 FPGA 图像处理加速平台 - 算法负责人
2020.05-2021.10
•- 项目背景：针对智能安防与机器视觉领域的实时分析需求，开发基于 FPGA 的图像处理与特征提取加速平台。
•- 项目职责：主导 FPGA 算法架构设计，将传统图像处理与深度学习推理算法移植至 FPGA 平台。通过模型量化、算子融合及并行计算优化，使处理帧率从 20fps 提升至 45fps，满足实时性要求。
•- 项目成果：系统已应用于多个智能监控与质检项目，图像识别准确率达 96% 以上，误检率降低 35%。为公司新增边缘计算业务收入约 200 万元/年。
深耕 FPGA 算法开发领域八年，始终对硬件加速与底层逻辑优化充满热忱。具备极强的代码洁癖与系统化思维，习惯于在复杂的时序与资源约束中寻找最优解。熟练掌握 Verilog/SystemVerilog 硬件描述语言及主流 EDA 工具，拥有从算法原型到芯片流片的完整项目经验，在通信、AI 边缘计算等场景均有成功落地案例。擅长跨部门技术协同与敏捷交付，能快速响应业务需求。工作之余坚持追踪前沿硬件架构动态，拥有较强的技术前瞻力与钻研精神。期望加入一家注重技术创新的团队，发挥专业优势，共同打造具有行业竞争力的智能硬件产品。
C++ / Python (算法验证)OpenCL 硬件加速SoC 软硬件协同设计
Xilinx Vivado / Intel Quartus 技术专利与授权:
持有 2 项 FPGA 算法相关发明专利，分别为《一种基于 FPGA 的高速数据编码方法》《FPGA 平台上的神经网络加速架构》，已授权并应用于公司产品。
