AMAZING RESUME · MORNING LIGHT
牛敬业
PCB Layout高级工程师
188****2509niu****@***.com北京35男PCB Layout高级工程师在职北京25k-35k •主修《高速数字电路设计》《嵌入式系统原理》等课程，深入了解信号完整性、电源分配网络，平均绩点3.8/4.0；
•作为电子科技创新实验室负责人，组织“从原理图到量产”实战训练营，带领团队完成基于Xilinx FPGA与千兆ADC的实时信号采集卡，独立完成8层PCB layout、阻抗匹配及叠层规划，成功实现1.2GHz采样率验证；
•参加全国大学生电子设计竞赛，设计并调试了宽带低噪声放大器，掌握射频走线、差分对布线及多层板EMC优化技巧，作品获省级一等奖。
中兴通讯股份有限公司 - 硬件平台开发部全球领先通信设备商5G技术先锋
2010.07-2015.12
PCB Layout工程师高速数字电路设计信号完整性分析跨部门协同
北京
•主导公司通信基站及传输设备PCB Layout，累计交付15款以上板卡，覆盖DDR4（64bit，2400Mbps）与PCIe Gen3（8Gbps）高速信号布线，通过严格的等长与阻抗控制，一次成功率超过95%，产品稳定性获得客户认可
•优化部门Layout设计流程，推行模块化复用库与自动化脚本，将平均设计周期缩短25%，并推动设计评审机制，将后期工程变更次数从平均每项目2次降至0.5次
•与硬件、结构及热设计团队紧密协作，完成复杂叠层设计（10~14层）与多电源域分割，阻抗控制精度保持在±5%以内，并输出DFM检查清单，确保设计可制造性
浪潮电子信息产业股份有限公司 - 服务器研发部中国领先云计算硬件厂商AI服务器创新者
2016.01-2021.06
高级PCB Layout工程师PCB团队管理可制造性设计EDA工具培训
北京
•带领4人Layout团队，负责高端服务器主板与AI加速板卡的Layout设计，项目周期平均缩短20%。主导20层PCB开发，包含30+颗BGA芯片，精细划分5种电源平面并控制纹波在50mV以内，完成16Gbps SerDes高速信号布线
•主导引入新一代EDA工具（Cadence X系列），组织团队培训与技能竞赛，累计培训时长超100小时，推动团队人均月处理面积从6㎡提升至10㎡，并建立标准化设计模板库
•负责新产品DFM/DFA评审，通过工艺预分析提前发现并解决60+处Layout隐患，推动板材选型与拼板优化，使单板制造成本降低约12%
数据中心核心交换机主控板PCB Layout项目 - PCB Layout工程师
2013.01-2014.12
•作为Layout核心成员，完成核心交换机主控板（16层，尺寸380mm×280mm）设计，涉及25Gbps SerDes、10G Ethernet等高速接口，使用Sigrity进行通道仿真，优化过孔残桩与连接器走线，最终眼图模板余量≥20%
•协调硬件、电源、结构多部门，完成叠层规划（8层信号+8层电源/地）、阻抗控制（50Ω单端，100Ω差分）及热设计协同，项目一次性通过3C与FCC认证，成功量产8万台
AI训练服务器高速互联板PCB Layout项目 - 高级PCB Layout工程师
2018.01-2019.12
•主导AI训练服务器GPU互联板设计，实现4路NVLink（PCIe Gen4 x16速率）信号传输，总带宽达64GB/s；采用2阶盲埋孔工艺（最小孔径0.15mm）提升布线密度，布线密度较前代提升45%
•进行电源完整性仿真（HyperLynx），优化去耦电容布局与VRM位置，使核心电源纹波控制在60mV以内；项目获公司“技术创新奖”，产品已应用于3款AI服务器，累计出货2万台
钟爱PCB设计这份‘把物理规则变成艺术’的工作，习惯于在走线长度匹配、阻抗控制与叠层规划中反复权衡，对高速信号（如DDR、PCIe）及电源完整性保持极高的工程敏感度。为人严谨务实，善于带领团队建立设计规范与检查流程，在复杂板卡协作中提升一次成功率。掌握主流设计平台，熟稔HDI、刚挠结合板等工艺，能从DFM角度压低制造成本，持续为产品落地创造价值。
刚挠结合板（软硬结合板）设计:
主导过4款可穿戴设备与医疗模组的软硬结合板设计，涵盖8层/10层堆叠，针对动态弯折区优化了走线拓扑与补强方案，通过调整叠层结构与应变分析将弯折寿命提升至15万次，并与结构团队联合仿真确保3D空间兼容性。
