•作为项目负责人带队参加全国大学生集成电路创新创业大赛，选定低噪声运放版图任务，通过共质心交叉耦合与哑元管填充，将输入失调电压降至微伏级，作品获华北赛区三等奖。
•在课程设计中独立完成一个 8 位电流舵 DAC 的版图，针对电流源阵列的梯度误差采用二维对称布局，后仿真验证了 INL 小于 0.5 LSB，积累了数模混合布局与天线效应规避经验。
模拟版图设计工程师模拟版图布局信号完整性优化DRC/LVS调试
北京
•独立承担传感器接口芯片的版图设计，从顶层布局到底层单元手工绘制，重点优化了敏感模拟通路的屏蔽与差分走线，将共模噪声降低了约12%。
•与前端电路工程师迭代多轮，针对运放失调电压问题，在版图中采用共质心对称结构和虚拟器件匹配，使流片后失调指标优于设计目标。
•熟练使用Cadence Virtuoso与Calibre，完成全芯片的寄生参数提取和后仿真迭代，最终帮助该款传感器接口芯片在消费电子客户端一次点亮，量产良率稳定在96%以上。
•牵头梳理了版图设计规范V2.0，将电源地网络规划、Latch-up防护、ESD器件摆放等常见问题整理成Checklist，推动团队评审周期缩短约25%。
北京芯恒半导体技术有限公司 - 模拟芯片设计部半导体
2020.07-2022.06
模拟版图设计工程师模拟版图层次化设计电源网络规划物理验证
北京
•主导一款多通道电池保护芯片的版图开发，负责顶层层次化划分与关键模块的Floorplan，兼顾大电流路径的IR Drop与热分布，最终将IR Drop控制在3%以内。
•引入模块化拼接思路，把Charge Pump、LDO、ADC驱动等单元做成可复用的版图模块，缩短后续衍生项目约15%的布局周期。
•负责全芯片的DRC/LVS核查与Antenna、Density等专项检查，协同工艺工程师确定CMP填充方案，项目版本一次通过GDS out，无重大工艺风险反馈。
•与封装部门联合评估wire bonding与RDL方案，通过版图上的PAD排布优化和应力释放槽设计，显著提升了芯片在板级温循测试中的可靠性。
•项目背景：该芯片用于工业传感器信号调理，要求低噪声、高共模抑制比，对版图匹配和屏蔽要求极高。
•项目职责：负责全芯片版图规划，包括敏感模拟通路布线、共质心运放对管绘制、数字与模拟隔离策略等。
•项目成果：通过版图优化，共模噪声降低约12%，芯片一次流片成功，量产良率突破96%，已在多家客户量产导入。
•项目背景：面向智能手机快充应用的电池保护芯片，集成多路采样与保护逻辑，需要承载较大充放电电流。
•项目职责：主导版图层次化设计，规划大电流路径与电源地网络，负责全芯片DRC/LVS验证及工艺填充方案。
•项目成果：IR Drop控制在3%以内，版图一次性通过流片审核，封装后温循可靠性提升显著，产品已进入量产。
Cadence Virtuoso & Calibre 工艺节点与版图适配:
掌握 BCD 工艺中高压隔离环的间距裕度与场板设计要点，曾在一款 0.18μm BCD 工艺的 DC-DC 版图中，通过独立评估功率管与敏感模拟模块的衬底噪声耦合，重新规划深 N 阱分区，将输出纹波毛刺降低了 30%。
