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对模拟版图设计始终抱持“把电路从图纸变成可靠物理实现”的热情，享受在尺寸、匹配与寄生之间反复推敲的工艺感。做事沉稳细致，对DRC/LVS规则敏感，习惯用检查清单和分层思路控制版图质量。能熟练运用Virtuoso等工具完成模块级布局布线，并主动理解电路意图而非机械连线。乐于在团队中承担沟通角色，期待在成熟项目里持续打磨工艺适配能力与设计直觉。
熟练运用Virtuoso Layout Suite，掌握快捷键与模板复用技巧，能通过自定义Skill脚本实现Guard Ring自动生成与通孔一键填充，显著缩短版图搭建时间。
每周追踪Cadence Blog及SEMI行业报告，近期完成“基于GAA器件的版图注意事项”自学笔记，并在小组内分享，持续适应先进工艺对版图设计师的新要求。
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