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我对模拟版图设计有一种近乎偏执的细节追求，享受在工艺约束下反复推敲匹配、寄生与面积的最优平衡，把电路原理图变成可靠且优美的物理版图。具备扎实的模拟后端功底，能高效协同前端与验证团队，对DRC/LVS收敛有快速闭环的习惯。持续跟进先进工艺节点，希望在一个重视技术沉淀的团队里，持续打磨每一颗芯片的物理实现质量。
熟悉0.18μm、0.13μm和55nm等主流工艺平台的设计规则，能根据金属层数、阱类型及沟道长度调整版图布局，确保器件匹配与密度要求。
了解CMP平坦化、应变硅工程及栅氧化层对器件阈值的影响，在版图设计中添加所需的dummy金属和阱接触，以降低应力效应和闩锁风险。
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