深耕数字电路设计领域多年，对时序收敛有着近乎偏执的追求，坚信好的 RTL 代码应当像散文一样逻辑清晰，具备代码洁癖，习惯在设计初期就规避潜在风险。热爱硬件底层逻辑，愿意在低功耗与高性能之间寻找最佳平衡点，不满足于功能实现，更关注电路的鲁棒性与可维护性。擅长利用 EDA 工具链解决复杂时序冲突，具备从架构评审到流片验证的全链路视野，期待在硬科技领域持续深耕，以严谨的工程态度打磨每一行代码。