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对数字逻辑与硬件加速抱有深切热情,乐于将算法思想转化为简洁高效的电路,每一条时序路径都力求收敛得干净利落。习惯以代码洁癖和工程严谨性审视设计,对跨时钟域、资源复用与约束策略保持敏感,能快速驾驭复杂系统。长年跨通信、图像、雷达等领域的实战积淀,让我善于在团队中凝聚技术共识、推动方案落地;期待在逻辑设计岗位持续挑战高吞吐、低延迟的实时处理系统。
• 搭建基于Makefile与Tcl的自动化构建链,实现RTL编译、仿真、综合的流水线触发,单次回归测试耗时从2小时压缩至45分钟。
• 为团队设计基于Python的UVM测试用例自动生成脚本,结合覆盖率反馈动态调整随机约束,提升功能覆盖率收敛速度。

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