AMAZING RESUME
188****3999niu****@***.com北京30男FPGA软件设计工程师在职北京20k-30k •本科阶段主修数字系统设计与嵌入式方向，核心课程包括数字逻辑设计、微机原理与接口技术、高频电子线路、数字信号处理等，课程成绩排名前15%。
•连续两年担任ACM算法社团技术骨干，组织校际交流赛3次；参加全国大学生电子设计竞赛获省级一等奖，负责FPGA主控板卡开发。
•暑期在半导体研究所实习，参与CPLD配置工具链的脚本编写工作。
北京瑞芯微电子技术有限公司 - 硬件算法部高新技术企业
2017.07-2020.12
FPGA软件设计工程师RTL编码实现跨模块接口联调
北京
•主导医疗影像重建算法的FPGA实现，基于Verilog完成滤波、插值、校正等核心模块的代码编写与综合优化。
•配合系统架构师完成数据通路设计，与模拟前端工程师、嵌入式软件工程师建立标准化接口协议，保障多模块联调效率。
•针对关键路径进行时序收敛优化，通过流水线重构、寄存器重定时等手段将主时钟频率提升25%，同时降低LUT占用15%。
•建立模块级仿真与板级验证的标准化流程，编写UTest框架与回归测试脚本，为后续产品迭代提供可复用的验证资产。
•跟踪IEEE 1800 SystemVerilog与HLS工具链的发展，在团队内推动仿真方法学升级，缩短设计-验证周期约30%。
北京中电科智芯科技有限公司 - 先进计算事业部创新型企业
2021.01-至今
高级FPGA软件设计工程师架构定义与评审技术路线图制定
北京
•统筹3-5人FPGA小组的交付节奏，制定Sprint计划与技术评审节点，累计交付6个边缘计算加速卡项目，按期交付率100%。
•攻坚高带宽存储器接口（HBM2E/DDR5）的时序约束与EMC问题，独立完成PHY层协议实现，解决多起量产阶段的稳定性缺陷。
•面向半导体设备厂商输出定制化FPGA方案，主导技术评审与现场调试，客户方案通过率达90%以上。
•牵头存算一体架构的可行性研究，完成多份技术白皮书与专利交底书，相关方向已纳入公司三年技术路线图。
•建立FPGA代码规范与Code Review机制，组织内部技术分享会12期，帮助2名初级工程师获得独立项目负责能力。
医学超声成像信号处理平台 - FPGA软件设计工程师
2018.05-2019.12
•该项目面向便携式超声诊断设备，承担射频回波信号的实时解调与波束形成算法加速任务。
•独立完成ADC接口驱动、数字下变频（DDC）、动态范围压缩等模块的RTL编码，代码规模约8万行。
•设计多级流水线架构，结合并行乘法器阵列与共享存储器，将单帧处理延迟压缩至2ms以内，满足临床实时成像需求。
•通过时钟域隔离与跨时钟域处理优化，降低动态功耗约25%；利用资源复用策略减少BRAM占用量达35%。
•主导FPGA与DSP协处理器的协同调试，解决时钟抖动、数据对齐等5项关键技术问题，推动产品完成临床验证。
工业缺陷检测视觉处理引擎 - 高级FPGA软件设计工程师
2021.03-至今
•该项目部署于半导体晶圆产线，用于高速运动的硅片表面缺陷实时检测与分类。
•负责CNN推理加速器的架构设计与RTL实现，涵盖卷积、池化、ReLU等算子的高吞吐量实现。
•引入数据流编译思想，通过流水缓冲区与双口RAM复用提升内存带宽利用率，推理吞吐达到每秒1200张图像。
•配合硬件团队完成FPGA评估板选型与PCB约束定义，参与信号完整性分析与板级功能验证。
•基于真实缺陷样本库进行算法调优，在生产线环境下缺陷检出率提升至98.5%，误报率控制在0.3%以下。
深耕FPGA硬件编程领域多年，对时序约束、资源优化和代码可维护性有着近乎偏执的追求。相信好的硬件描述语言代码应当像诗歌一样结构清晰、逻辑自洽。日常工作中习惯用波形验证每一行代码的行为，对时钟域交叉、亚稳态等问题保持高度敏感。具备从需求分析到原型验证的完整项目把控能力，擅长在资源受限条件下实现性能最优的架构设计。持续关注高速串行接口、AI加速器、存算一体等前沿方向，希望将技术热情投入到下一代硬件计算平台的设计中。
Verilog/SystemVerilog RTL编码 Xilinx Vivado / Intel Quartus 开发环境 知识产权:
以第一发明人身份申请发明专利3项，其中《一种面向医学影像的FPGA并行处理架构》已获授权并在超声设备项目中落地应用；另有1项实用新型专利涉及高速采样系统的时钟管理电路。
