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对数字逻辑与硬件加速充满热情,乐于在时序收敛和资源优化的反复打磨中寻找工程美感。习惯以严谨细致的态度对待每一行RTL代码,追求可读性与可维护性,并具备扎实的跨时钟域处理与板级调试能力。善于在团队协作中快速对齐需求,主动推动技术方案落地,期待在复杂的FPGA系统中持续深耕,做出可靠且优雅的设计。
开发自动化测试框架,用Python串接比特流编译、仿真与板级验证流水线,实现回归测试效率提升45%,并自动生成测试报告。
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