牛敬业
FPGA硬件开发工程师
188****1817niu****@***.com北京28男FPGA硬件开发工程师在职北京20k-30k •主修数字系统设计、高速接口技术等课程，GPA 3.85/4.0。在TI杯电子设计竞赛中负责FPGA模块，设计高速ADC数据采集系统，获省级二等奖；主导开发基于Nios II的可编程逻辑实验平台，用于低年级教学实践。
中兴通讯股份有限公司 - 无线网络研发部通信设备核心企业
2018.07-2021.12
FPGA硬件开发工程师Verilog开发高速接口设计时序优化
北京
•- 专注于5G基站基带处理单元FPGA子系统开发，深度参与产品定义与技术评审，确保方案满足超低延迟与高并发要求。
•- 完成Verilog代码编写、ModelSim仿真验证及板级调试，针对关键数据通路进行时序收敛优化，在核心协议解析模块中，通过双时钟域隔离技术使处理效率提升18%。
•- 协同射频硬件团队与嵌入式软件组，攻关高速SerDes接口信号完整性问题，主导解决眼图闭合难题，保障设备通过3GPP R16标准认证。
•- 跟进FPGA架构前沿趋势，研究HBM3存储器集成方案，推动新一代智能传输网关产品落地，增强设备在边缘计算场景的竞争优势。
阿里巴巴云计算有限公司 - 智能芯片工程院云计算技术领军企业
2022.01-至今
高级FPGA硬件开发工程师系统架构团队管理性能优化
北京
•- 领导AI推理加速卡的FPGA核心逻辑开发，统筹需求到量产全流程，项目交付准时率达100%，获年度创新突破奖。
•- 设计FPGA架构实现高效神经网络加速器，优化DSP48与BRAM资源分配，在边缘计算芯片项目中，资源利用率提升22%，硬件成本下降14%。
•- 建立FPGA开发规范与自动化验证流程，定期组织技术工作坊，团队技能认证通过率从70%升至92%。
•- 与云服务商深度对接，定制低功耗解决方案，解决大规模部署中的热设计功耗瓶颈，客户满意度提升至99%。
5G基站信令处理FPGA系统 - FPGA开发工程师
2019.03-2020.09
•- 项目背景：针对5G前传网络的高带宽信令处理需求，研发基于FPGA的实时协议解析系统。
•- 项目职责：主导Verilog逻辑设计，使用SystemVerilog进行UVM验证，集成AXI4-Stream接口，实现纳秒级时序对齐。
•- 项目成果：系统部署于基站产品，处理速率达10Gbps，误码率<1e-12，通过3GPP TS 38.211标准认证。
•- 项目背景：面向直播场景的实时图像优化需求，构建FPGA硬件加速方案。
•- 项目职责：设计并行图像处理流水线，优化FIR滤波与直方图均衡算法，采用双缓冲机制减少数据竞争。
•- 项目成果：集成至云游戏服务器，图像清晰度提升30%，对比度增强25%，用户卡顿率下降40%。
对FPGA硬件开发怀有持久热情，习惯用代码雕琢高效电路系统，享受从逻辑构思到硅级验证的完整创造过程。具备严谨的细节把控力和时序敏感度，日常坚持代码规范与资源优化，追求设计在性能与功耗间的最佳平衡。精通Verilog/SystemVerilog语言，熟悉Xilinx Vivado与Altera Quartus工具链，擅长架构抽象与实时性能调优。在跨团队协作中主动拆解技术瓶颈，能快速响应需求变化，期待在硬件加速领域持续深耕，以专业能力推动技术落地。
技术专利:
持有'高速FPGA时序收敛方法'发明专利（专利号：CN2023XXXXXX），应用于5G基站设备，使时钟抖动降低15%，支持产品通过严苛EMC测试。
