•担任校内电子设计竞赛团队负责人，组织过三届高速数字系统设计挑战赛，带领团队完成基于DDR4的高速存储板卡，获省级学术科技作品竞赛一等奖。
•毕业设计课题为《基于112G PAM4的高速背板信号完整性设计与优化》，该课题培养了我对高速链路均衡及串扰控制的早期敏感度。
北京华信智联科技有限公司 - 硬件研发部国家高新技术企业通信设备制造商
2008.01-2013.12
PCB Layout高级工程师高速数字电路布线信号完整性设计规范体系建设
北京
•负责公司多款工业路由器和边缘计算网关的PCB Layout，主导了12层高速背板及千兆SerDes接口的布局布线，解决了跨分割回流路径的EMI痛点。
•带领5人小组完成全年12个Layout项目，通过推行模块化复用库和设计评审前置，将平均交付周期从28天压缩至19天，准时交付率提升至98%。
•起草并发布了公司第一版《高速PCB设计红宝书》，涵盖叠层规划、阻抗控制、DFM检查清单，累计培训新入职工程师40余人次，显著降低设计返工次数。
•与硬件、结构和热设计工程师深度协同，攻克了高密度BGA芯片的散热与应力联合瓶颈，通过优化过孔阵列和铜皮开窗方案，确保产品在-40℃~85℃环境稳定运行。
北京锐志创新电子有限公司 - 技术研发中心行业领军企业国家级专精特新
2014.01-至今
PCB Layout技术总监技术团队管理产品工程化仿真流程优化
北京
•全面管理PCB Layout技术团队，规模达18人，下设高速组、射频组和电源组，构建了双通道技术晋升与项目矩阵式管理模式。
•主导公司新一代5G小基站分布式系统的PCB设计，产品上市后获三大运营商集采份额前三，累计销售额突破15亿元。
•引入HyperLynx仿真与Cadence Design True DFM工具链，建立信号完整性、电源完整性及可制造性三重签核机制，使设计改版次数下降60%，单板BOM成本降低7%。
•作为技术窗口对接欧洲和北美客户，参与联合定义阶段的可制造性评估，将客户特殊需求转化为内部设计规则，客户年度满意度评分从4.2提升至4.8。
5G基站前传接口板PCB Layout项目 - 技术总监
2016.05-2017.03
•项目背景：该板卡是公司5G基站核心部件，需要承载25Gbps高速光模块接口和FPGA复杂逻辑，对差分信号群时延和插损预算要求极为苛刻。
•项目职责：作为技术总监，负责整体Layout架构设计，规划26层混压板叠层方案，带领团队完成关键信号的预仿真与拓扑优化。
•项目成果：设计一次性通过全温眼图测试，信号串扰指标优于IEEE标准17%，整板功耗降低12%，项目提前2周完成，有力支撑了客户的首批商用网络部署。
高精度伺服驱动器电路板PCB Layout项目 - 技术总监
2011.08-2012.05
•项目背景：该驱动器用于工业机器人关节，对开关噪声、地弹噪声和电流采样精度控制极为敏感，需在狭小空间内集成功率级与控制级。
•项目职责：组织团队进行Layout设计，重点规划了功率回路与信号回路的物理隔离，采用分区接地与凯尔文采样走线，并优化了IPM模块的散热铜皮。
•项目成果：设计的PCB一举通过IEC 61800-3 EMC标准，转矩脉动降低至0.5%以内，量产直通率达99.3%，单板成本节省约110万元/年。
Cadence Allegro & Sigrity 专利成果:
拥有6项高速PCB Layout发明专利，涵盖差分过孔阻抗优化、BGA逃逸布线、背板连接器信号完整性等方向，其中《一种基于柔性PCB的弯折区阻抗补偿结构》和《面向多负载拓扑的DDR4地址线长度匹配方法》已实现产品化，有效解决了高速信号弯折区反射和DDR时序容差问题。
