•主导完成基于RISC-V的处理器核设计，使用Verilog实现五级流水线，并通过ModelSim仿真与FPGA原型验证，解决了数据冒险与控制冒险问题。
•作为核心成员参与全国大学生电子设计竞赛，负责基于FPGA的混合信号采集系统，从电路设计到调试全程投入，获省级一等奖，提升了跨模块协作与快速攻关能力。
北京华芯微电子科技有限公司 - ASIC设计部行业头部技术驱动型企业
2012.07-2017.12
ASIC硬件工程师逻辑设计RTL编码模块验证跨团队协作
北京
•- 负责高速接口类ASIC芯片的前端设计，参与需求评审与架构讨论，将系统规格细化为详细的模块划分方案。
•- 主导USB3.2与PCIe Gen4控制器的逻辑设计，使用SystemVerilog完成RTL编码，通过VCS仿真与Verdi调试，确保代码质量。
•- 搭建基于UVM的验证平台，编写覆盖率驱动的随机测试用例，对关键功能进行完备验证，最终覆盖率达到98%以上。
•- 与后端团队紧密配合，完成逻辑综合、静态时序分析和形式验证，协助解决拥塞与功耗瓶颈，最终芯片成功流片并应用于工业相机领域，累计出货超过200万颗。
北京中科曙光集成电路有限公司 - 芯片研发部国产芯片创新技术领军
2018.01-2021.08
资深ASIC硬件工程师团队建设架构优化流程规范制定技术攻关
北京
•- 带领8人团队完成5G小基站基带芯片的SoC前端设计，从规格制定、IP选型到最终交付，全程把控项目进度与质量。
•- 负责关键DSP与MAC模块的架构优化，通过引入流水线级数调整与共享存储方案，使整体吞吐量提升25%，动态功耗降低18%。
•- 建立并推行公司级数字设计规范与代码审查制度，组织内部技术分享，系统性提升团队的RTL设计能力与验证效率。
•- 成功交付某款AI推理加速芯片，其算力密度达到国际主流水平，打破海外竞品在边缘计算场景的垄断，获得集团年度技术突破奖。
工业物联网主控SoC芯片设计 - 前端设计与验证工程师
2014.03-2016.12
•- 项目背景：为满足工业自动化领域对低功耗、高可靠主控芯片的需求，公司启动工业物联网SoC研发。
•- 项目职责：作为核心成员，负责芯片前端架构设计与模块划分，使用SystemVerilog完成Cortex-M4内核周边总线与外设的RTL设计。采用clock gating与power gating技术精细优化功耗，并搭建UVM验证环境，对DMA、定时器、传感器接口等模块进行全覆盖验证。
•- 项目成果：芯片在TSMC 40nm工艺下流片成功，测试显示待机功耗仅为竞品的70%，在多家工厂的传感器节点与边缘网关中稳定运行，帮助公司在该细分市场的份额提升了12个百分点。
•- 项目背景：针对智能汽车对高带宽、低延迟车内通信的迫切需求，立项开发多端口车载以太网交换芯片。
•- 项目职责：担任项目负责人，统筹全流程设计，制定分级任务计划并将资源合理分配至算法、设计、验证人员。主导攻克多端口并发调度与时间敏感网络（TSN）协议硬件化的难题，优化数据包转发路径，降低端到端延迟。同时与Tier1供应商保持紧密技术对接，确保芯片满足车规级要求。
•- 项目成果：芯片按时交付并通过AEC-Q100认证，成功应用于国内某畅销新能源车型，显著降低了整车通信线束成本，提升了系统集成度，为公司开辟了新的汽车电子业务线，树立了良好的技术品牌形象。
工程实践:
设计了一款基于环形振荡器的片上温度传感器，采用0.18μm CMOS工艺，通过流片验证精度达±1°C，已集成至公司低功耗MCU产品中。
为高速SerDes模块开发了自适应CTLE均衡方案，借助MATLAB行为级建模与全定制电路仿真，将接收眼图张开度提升约30%，成功应用于下一代接口芯片。
