作为第一负责人组队参加“华为杯”中国研究生电子设计竞赛，基于FPGA实现了面向5G前传的实时包处理加速器，独立完成流水线架构设计与板级验证，项目获赛区一等奖。

在大学生创新创业训练计划中，牵头设计了一款基于FPGA的可重构计算原型平台，负责顶层模块划分与高速互联方案，锻炼了从需求分析到系统集成的全流程架构能力。

负责公司新一代显示驱动芯片的FPGA原型验证架构设计，主导了高速图像处理流水线的顶层规划，将整体架构拆分为像素处理、时序控制与接口适配三大核心模块，并定义了标准化内部互联总线，使系统可灵活扩展支持不同分辨率。

带领团队攻克大规模逻辑设计中的时序收敛难题，通过重构关键路径、引入流水线重定时与并行化处理策略，将数据处理吞吐量提升了40%，并降低了逻辑资源占用。

与硬件、驱动及算法团队深度协作，主导了FPGA与SoC之间高速互联的调试，解决了多时钟域数据同步问题，确保产品在严苛工况下一次性通过系统联调，实现零延期交付。

持续跟踪FPGA异构计算与Chiplet技术演进，每季度组织内部技术沙龙，并引入基于高层次综合(HLS)的设计方法论，推动团队从传统RTL设计向更高抽象层次转型。

参与公司5G小基站设备的基带处理FPGA开发，负责低密度奇偶校验（LDPC）译码器的硬件实现，通过优化译码迭代调度与存储结构，将译码时延缩短了25%，并显著减少Block RAM开销。

主动承担多天线波束赋形模块的技术攻关，针对跨时钟域逻辑与严苛的时序窗口，创新性地采用异步FIFO与动态相位调整方案，成功将时序收敛周期压缩了30%。

协助架构师完成整体方案论证，从逻辑资源评估与功耗预估角度提供量化建议，并参与多次设计评审，帮助规避了因总线带宽不足导致的架构风险。

编写了全套设计规格书、模块接口定义文档及自动化验证测试用例，构建了可复用的知识库，使后续迭代与维护效率提升超过40%。

项目背景：为满足4K/8K超高清显示面板对高速数据处理与实时响应需求，开发基于FPGA的时序控制器。

项目职责：作为架构师，负责模块整体架构设计，规划数据流向、处理流程，划分功能模块。

技术实现：采用高速SerDes接口实现视频数据的接收，运用并行流水线架构实现像素级实时处理，处理带宽达到16Gbps以上。

项目成果：控制器成功应用于公司量产级显示面板，经过严苛的显示质量测试，响应延迟低于1ms，画面抖动率降至0.01%，为品牌高端产品提供了核心技术支持。

项目背景：为满足卫星通信系统中基带处理的高可靠性要求，开发一款基于FPGA的调制解调器。

项目职责：担任资深FPGA工程师，负责逻辑设计与代码开发。

技术实现：设计自适应编码调制状态机，运用多通道并行滤波与FFT IP核实现信号同步与解调，并采用三模冗余设计提升抗辐射能力。

项目成果：调制解调器通过了航天级环境试验，可在极端温度与辐射条件下稳定运行，已成功应用于某低轨卫星星座项目，通信误码率低于10^-9。

拥有一项针对FPGA云服务加速的授权专利，提出一种自适应任务切割与动态可重构计算架构，能够在运行时根据负载特征灵活调整加速核粒度，大幅提升异构计算集群的吞吐量与能效。